Здравствуй, ПЛИС

Собрал схему из одного логического НЕ и загрузил в ПЛИС(EPM3064).
Работает ^_^
Спасибо статьям на EasyElectronics

module counter
(
input wire clk,
output reg [23:0]counter
);

always @(posedge clk)
begin
counter <= counter + 1'd1;

end
endmodule

module counter

(

input wire clk,

output reg [23:0]counter

);

always @(posedge clk)

begin

counter <= counter + 1'd1;

end

endmodule

Да вы шутите!

Post Views: 1 080

Software engineer

Люблю machine learning

Опубликовано 05.08.2012 автором Yuriy Nazarov. Запись была опубликована CPLD/FPGA, electronic. Добавить в закладки постоянную ссылку.

От идеи до профита